摘要：
https://mp.weixin.qq.com/s/DVmMrCFgNLuZDtssQ85w7A org.jchdl.model.gsl.core.meta.Port.java ?? generated by Intellij IDEA powered by yFiles. 一. 类结构 ?? 主 阅读全文
摘要：
https://mp.weixin.qq.com/s/HaarKjpHan08RUTlEX0XHg 一. 下载并安装JDK 8 下载链接：https://www.oracle.com/technetwork/java/javase/downloads/index.html 当前最新版本为JDK10， 阅读全文
摘要：
https://mp.weixin.qq.com/s/dcBfMLOuaFtrk6i149vIVQ 第一部分 静态建模：拓扑模型 GSL层拓扑建模相对简单，由线和节点组成： 线连接各个节点； 节点上带有input/output/inout三种类型的接口（Port），供线连接； 一. Port 线与节 阅读全文
摘要：
https://mp.weixin.qq.com/s/uWU6i30_q7wJT3yVJ8yqnQ jchdl：Jianchang Constructed Hardware Description Library，使用Java语言开发的硬件描述库。（Java是商标不让用，那就用名字 :-） 一. 设 阅读全文
摘要：
https://mp.weixin.qq.com/s/HKxX_79DtnXmFU1Mwt1GwA 一. 有意为之 Verilog是个大杂烩，这是有意而为之。 Verilog IEEE Std(1364-2005)的摘要中写道： ?? 提取一下： Verilog HDL的意在：for use in 阅读全文
摘要：
https://mp.weixin.qq.com/s/tEDMWf1gk0e7u4hIWKM9bQ ?? 一. 拓扑 数字电路的拓扑抽象出来之后比较简单，就是线（Wire）和开关（Switch），门（Gate）也由开关组成。 线多了之后，看上去像网，a56爆大奖在线娱乐Verilog里面的wire的Data Typ 阅读全文
摘要：
https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg 基于Intellj IDEA+Scala插件模式开发 因为Chisel内嵌于Scala，a56爆大奖在线娱乐Chisel3的项目实际上是Scala的项目，构建使用sbt。 下面使用官方网站上面的例子Adder，创建第 阅读全文
摘要：
https://mp.weixin.qq.com/s/p7eyD6GkniFGHrnr8t2SZQ 概念辨析-Description Language还是Description Library？ 一. Language的概念 Verilog, standardized as IEEE 1364, i 阅读全文
摘要：
https://mp.weixin.qq.com/s/j4Ndo1R4Go9IaGbhE_nsTg Verilog, standardized as IEEE 1364, is a hardware description language (HDL) used to model electroni 阅读全文
摘要：
https://mp.weixin.qq.com/s/xTk5ucvSNuwsh8C6E362cg 后续开启RISC-V开发相关内容。 RISC-V开发推荐使用Chisel编程语言。Chisel即Constructing Hardware in a Scala Embedded Language： 阅读全文