使用SystemC建模SystemVerilog状态机的实例

通过一个状态机的例子可以比较好的理解SystemC怎么建模RTL。 a56爆大奖在线娱乐们以一个典型的SystemVerilog编写的状态机为例。 fsm.sv: module fsm( input clk, input rst_n, input [1:0] in, output logic [1:0] out );